高速印制電路板(PCB)設(shè)計(jì)中的一些注意事項(xiàng)

發(fā)布日期：2018-03-26 作者：admin 點(diǎn)擊：

和SERDES應(yīng)用相關(guān)的高速系統(tǒng)PCB設(shè)計(jì)注意事項(xiàng)如下：

(1)微帶(Microstrip)和帶狀線(Stripline)布線。

微帶線是用電介質(zhì)分隔的參考平面(GND或Vcc)的外層信號(hào)層上的布線，這樣能使延遲最?。粠罹€則在兩個(gè)參考平面(GND或Vcc)之間的內(nèi)層信號(hào)層布線，這樣能獲得更大的容抗，更易于阻抗控制，使信號(hào)更干凈，如圖所示。

微帶線和帶狀線最佳布線

(2)高速差分信號(hào)對(duì)布線。

高速差分信號(hào)對(duì)布線常用方法有邊沿耦合(Edge Coupled)的微帶(頂層)、邊沿耦合的帶狀線(內(nèi)嵌信號(hào)層，適合布高速SERDES差分信號(hào)對(duì))和Broadside耦合微帶等，如圖所示。

高速印制電路板(PCB)設(shè)計(jì)中的一些注意事項(xiàng)

高速差分信號(hào)對(duì)布線

(3)旁路電容 (BypassCapacitor)。

旁路電容是一個(gè)串聯(lián)阻抗非常低的小電容，主要用于濾除高速變換信號(hào)中的高頻干擾。在FPGA系統(tǒng)中主要應(yīng)用的旁路電容有3種:高速系統(tǒng)(100MHz~1GHz)常用旁路電容范圍有0.01nF到10nF，一般布在距離Vcc 1cm以內(nèi)；中速系統(tǒng)(十幾兆赫茲100MHz)，常用旁路電容范圍為47nF到100nF鉭電容，一般布在Vcc 3cm以內(nèi)；低速系統(tǒng)(十幾兆赫茲以下)，常用旁路電容范圍為470nF到3300nF電容，在PCB上布局比較自由。

高速印制電路板(PCB)設(shè)計(jì)中的一些注意事項(xiàng)

(4)電容最佳布線。

電容布線可遵循下列設(shè)計(jì)準(zhǔn)則，如圖所示。

高速印制電路板(PCB)設(shè)計(jì)中的一些注意事項(xiàng)

電容最佳布線

使用大尺寸過(guò)孔(Via)連接電容引腳焊盤，以減少耦合容抗。
使用短而寬的線連接過(guò)孔和電容引腳的焊盤，或者直接將電容引腳的焊盤與過(guò)孔相連接。
使用LESR電容(Low Effective Series Resistance，低串聯(lián)阻抗電容)。
每個(gè)GND引腳或過(guò)孔應(yīng)該連接到地平面。

(5)高速系統(tǒng)時(shí)鐘布線要點(diǎn)。

避免使用鋸齒繞線，時(shí)鐘布線要盡可能筆直。
盡量在單一信號(hào)層布線。
盡可能不使用過(guò)孔，因?yàn)檫^(guò)孔將帶來(lái)強(qiáng)烈的反射和阻抗不匹配。
盡量在頂層用微帶布線，從而避免使用過(guò)孔且使信號(hào)時(shí)延最小。
將地平面盡量布在時(shí)鐘信號(hào)層旁，用以減少噪音和串?dāng)_。如果使用內(nèi)部信號(hào)層布時(shí)鐘線，可以使用兩個(gè)地平面將時(shí)鐘信號(hào)層夾在中間，以減少噪聲和干擾?？s短信號(hào)時(shí)延。
時(shí)鐘信號(hào)應(yīng)該正確阻抗匹配。

(6)高速系統(tǒng)耦合與布線注意事項(xiàng)。

注意差分信號(hào)的阻抗匹配。
注意差分信號(hào)線的寬度，使之可以容忍20%的信號(hào)上升或下降時(shí)間。
使用合適的連接器，連接器的額定頻率應(yīng)該能滿足設(shè)計(jì)的最高頻率。
差分信號(hào)對(duì)盡量使用edge-couple方式耦合，避免使用broadside-couple方式耦合，使用3S分式法則，避免過(guò)耦合或串?dāng)_。

(7)高速系統(tǒng)噪聲濾波注意事項(xiàng)。